Cartes de déformations et de rotation dans le plan d'une couche de SiGe sur isolant, en bord de tranchée STI ; (a) et (e), mesurées par DFEH ; (b) et (f), simulées par FEM « interface classique » et (c) et (g) simulées en introduisant une interface mince et élastique.

Dans la technologie « transistors FD-SOI » développée notamment par STMicroelectronics, le wafer de base est constitué d'une fine couche de Si (10 nm) reposant sur une couche isolante d'oxyde de silicium. Une des difficultés à surmonter concerne la transformation locale de Si en SiGe contraint, nécessaire à la fabrication de p-MOS performants, au voisinage de n-MOS à base de Si. Pour ce faire, la technique dite de « condensation Ge » est utilisée. Elle permet l'enrichissement progressif en Ge d'une couche Si recouverte d'une couche épitaxiée de SiGe, en cours d'oxydation. En cours de diffusion, les atomes de Ge se substituent aux atomes de Si tout en conservant le « squelette » du réseau silicium dans le plan. La couche de SiGe est alors en compression dans le plan, ce qui augmente la mobilité des trous.

Des mesures effectuées sur dispositifs CMOS au nœud 24 nm ont mis en évidence que les performances attendues pour les p-MOS sur SiGe n'étaient pas au rendez-vous, notamment lorsque les zones sur lesquelles ces transistors étaient fabriqués étaient petites. Dans ce contexte, le CEMES et STMicroelectronics ont entrepris d'étudier le comportement mécanique de ces couches au cours des étapes de fabrication des p-MOS.

Nous avons donc étudié l'évolution de la déformation initiale en compression du film de SiGe au cours de la fabrication de transistors p-MOS. Pour cela, nous avons comparés les cartes de déformation du réseau SiGe obtenues par holographie électronique en champ sombre aux résultats de modèles numériques décrivant la mécanique des structures mises en jeu. En particulier, nous avons mis en évidence un comportement imprévu lorsque la couche semi-conductrice supérieure est gravée afin de fabriquer les tranchées d'isolations (STI) séparant les Si n-MOS des SiGe p-MOS. Nous notons une relaxation dramatique et à longue distance des couches de SiGe initialement en compression, sans formation de défauts étendus. Ce phénomène génère des déplacements horizontaux relatifs importants entre la couche de SiGe et l'oxyde enterré sous-jacent
(BOX). Nous suggérons que l'enrichissement en Ge de la couche de SiGe par la technique de « condensation de Ge » modifie l'interface SiGe / BOX et que la relaxation de contrainte observée résulte de la propagation de défauts interfaciaux du bord vers le centre de la structure, en réaction à la forte contrainte de cisaillement présente à l'interface.

Ces résultats permettent non seulement d'expliquer les caractéristiques électriques obtenues sur les dispositifs actuels mais surtout d'envisager des stratégies alternatives (design) permettant de garder des canaux de SiGe en compression et ainsi d'améliorer sensiblement la mobilité des trous dans ces dispositifs.

Références

• Strain evolution of SiGe-on-insulator obtained by the Ge-condensation technique,
  Victor Boureau, Shay Reboh, Daniel Benoit, Martin Hÿtch and Alain Claverie,
  APL Mater. 7 (2019) ; doi:10.1063/1.5088441
• Impact of Some Processing Steps onto the Strain Distributions in FD-SOI CMOS Planar Devices : A Contribution of Dark-Field Electron Holography
  V. Boureau, D. Benoit and A. Claverie
  ECS Journal of Solid State Science and Technology, 7 (9) P473-P479 (2018)

Contacts

Dr. Alain CLAVERIE, CEMES (CNRS)
Dr. Daniel BENOIT (ST)